Logic Synthesis and Verification Algorithms

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Logic Synthesis and Verification Algorithms is a textbook designed for courses on VLSI Logic Synthesis and Verification, Design Automation, CAD and advanced level discrete mathematics. It also serves as a basic reference work in design automation for both professionals and students. Logic Synthesis...

Ausführliche Beschreibung

Gespeichert in:
Bibliographische Detailangaben
Hauptverfasser: Hachtel, Gary D. (VerfasserIn), Somenzi, Fabio (VerfasserIn)
Format: Elektronisch E-Book
Sprache:English
Veröffentlicht: Boston, MA Springer US 1996
Schlagworte:
Engineering
Circuits and Systems
Logics and Meanings of Programs
Electrical Engineering
Computer-Aided Engineering (CAD, CAE) and Design
Discrete Mathematics in Computer Science
Computing Methodologies
Computer logic
Computer science / Mathematics
Computers
Computer-aided engineering
Electrical engineering
Electronic circuits
Logiksynthese
Logischer Entwurf
Online-Zugang:DE-634
DE-739
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