Test Resource Partitioning for System-on-a-Chip

Test Resource Partitioning for System-on-a-Chip

Test Resource Partitioning for System-on-a-Chip is about test resource partitioning and optimization techniques for plug-and-play system-on-a-chip (SOC) test automation. Plug-and-play refers to the paradigm in which core-to-core interfaces as well as core-to-SOC logic interfaces are standardized, su...

Ausführliche Beschreibung

Gespeichert in:
Bibliographische Detailangaben
Hauptverfasser: Chakrabarty, Krishnendu (VerfasserIn), Iyengar, Vikram (VerfasserIn), Chandra, Anshuman (VerfasserIn)
Format: Elektronisch E-Book
Sprache:English
Veröffentlicht: Boston, MA Springer US 2002
Schriftenreihe:Frontiers in Electronic Testing 20
Schlagworte:
Engineering
Circuits and Systems
Electrical Engineering
Computer-Aided Engineering (CAD, CAE) and Design
Computer-aided engineering
Electrical engineering
Electronic circuits
Online-Zugang:DE-573
DE-634
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