Parallel design rule checking using bitmaps
Abstract: "Circuit logic and layout design tools now available to circuit engineers have reduced the number of manual operations and, consequently, the probability of errors. Nevertheless, in an industrial environment, it remains necessary to check the observance of layout design rules within l...
Gespeichert in:
| 1. Verfasser: | |
|---|---|
| Format: | Buch |
| Sprache: | English |
| Veröffentlicht: |
Tokyo, Japan
1990
|
| Schriftenreihe: | Shin-Sedai-Konpyūta-Gijutsu-Kaihatsu-Kikō <Tōkyō>: ICOT technical report
532 |
| Schlagworte: | |
| Tags: |
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