FPGA 实现的一种 SHA-1优化杂凑算法
TP30; 为了满足实际应用中对算法速度以及能耗的需要，提出了一种优化的 SHA-1算法．该算法将环展开与预处理2种方法相结合，通过在迭代过程中引入中间变量，并且对中间变量进行预先计算，使原本单线程的运算能够多线程地并行运行．这种并行性缩短了散列函数操作的关键路径，将循环周期从原来的80缩减到了41，运算速率得到了提高，运算时所需的芯片面积也得以减少，从而降低了能耗．该算法在 FPGA 中硬件实现时的吞吐率高达1．2 Gbit/s，时钟频率最高为91 MHz，在吞吐率与时钟频率方面取得了较好的平衡．仿真结果表明，与其他 SHA-1的改进算法相比，该优化算法在没有影响经典算法安全性的基础上，获得...
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| Veröffentlicht in: | 东南大学学报（英文版） 2014 (1), p.13-16 |
|---|---|
| Hauptverfasser: | , |
| Format: | Artikel |
| Sprache: | chi |
| Online-Zugang: | Volltext |
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| Zusammenfassung: | TP30; 为了满足实际应用中对算法速度以及能耗的需要，提出了一种优化的 SHA-1算法．该算法将环展开与预处理2种方法相结合，通过在迭代过程中引入中间变量，并且对中间变量进行预先计算，使原本单线程的运算能够多线程地并行运行．这种并行性缩短了散列函数操作的关键路径，将循环周期从原来的80缩减到了41，运算速率得到了提高，运算时所需的芯片面积也得以减少，从而降低了能耗．该算法在 FPGA 中硬件实现时的吞吐率高达1．2 Gbit/s，时钟频率最高为91 MHz，在吞吐率与时钟频率方面取得了较好的平衡．仿真结果表明，与其他 SHA-1的改进算法相比，该优化算法在没有影响经典算法安全性的基础上，获得了较高的吞吐率和较快的速率． |
|---|---|
| ISSN: | 1003-7985 |
| DOI: | 10.3969/j.issn.1003-7985.2014.01.003 |