Universal-Vdd 0.65-2.0-V 32-kB cache using a voltage-adapted timing-generation scheme and a lithographically symmetrical cell

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Bibliographische Detailangaben
Veröffentlicht in:	IEEE journal of solid-state circuits 2001-11, Vol.36 (11), p.1738
Hauptverfasser:	Osada, K, Shin, Jinuk Luke, Khan, M, Liou, Y, Wang, K, Shoji, K, Kuroda, K, Ikeda, S, Ishibashi, K
Format:	Artikel
Sprache:	eng
Online-Zugang:	Volltext
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