FLEKSIBILNI MAGISTRALNI SISTEM

FLEKSIBILNI MAGISTRALNI SISTEM, koji podrazumeva niz međusobno spregnutih preko sistemske magistrale 12, za prenos zahteva izmedju niza jedinica tokom različitih ciklusa rada magistrale, naznačen time, što je bar prva jedinica (14), snabdevena kolom za generisanje zahteva (14-140, 14-142, 14-144, 14-146) magistrali, pri čemu se svaki zahtev sastoji od niza različitih delova, gde svaki od delova podrazumeva bar jedan bit integriteta za verifikaciju kada je zahtev ispravno primljen na drugu jedinicu (16) u ciklusu rada magistrale; što je druga jedinica (16) snabdevena kontrolnim kolom (16-1, 14-10) za verifikaciju ispravnosti raznih delova zahteva primljenih na drugu jedinicu (16); i što je druga jedinica (16) snabdevena i odzivnim kolom (14-12), spregnutim sa kontrolnim kolom (14-10) i magistralom (12), pri čemu je odzivno kolo (14-12) uslovljeno kontrolnim kolom (14-10) na taj način, što ako svi delovi primljenog zahteva nisu ispravni, onemogućava slanje signala odziva magistrali od strane druge jedinice (16); pri čemu kolo vremenske granice (20), spregnuto na magistralu za identifikaciju signala odziva, generiše kontrolni signala kada ne uspe da identifikuje signal odziva u unapred odredjenom vremenskom intervalu pošto prva jedinica (14) pošalje zahtev magistrali; i pri čemu je prva jedinica (14) snabdevena i kolom ponovnog pokušaja (14-148) spregnutim sa kolom za generisanje zahteva. Prijava sadrži još 4 zavisna zahteva. A data processing system includes a plurality of units which are coupled to transfer requests including data, command and integrity signals between units over a system bus during allocated bus transfer cycles. Each unit includes response apparatus for acknowledging requests received from other units. Each of a number of units further includes retry apparatus and checking apparatus for verifying that all of the parts of a request received from such unit over the bus are valid. When less than all of the parts of the request are detected as valid, the receiving unit does not accept the request and inhibits its response apparatus from generating a response. This prevents damage to system integrity and permits each unit with retry apparatus to retry the request during a subsequent bus transfer cycle.