CIRCUIT ARRANGEMENT FOR TESTING A SEMICONDUCTOR STORE BY MEANS OF PARALLEL TESTS WITH DIFFERENT TEST BIT PATTERNS

The invention relates to a circuit arrangement for testing a semiconductor store in which the various test bit patterns can be written into registers (REG) and into storage cell n-tuples (NSPZ) in which the test bit patterns of the registers (REG) are comparable with the bit patterns of the storage cell n-tuples (NSPZ) of a plurality of comparator circuits (MC), in which the comparator outputs (Mik) are assembled by pairs of wire OR lines of an address matrix (AM) in order to permit fault location and in which individual errors (PTSF) and/or multiple errors (PTMF) are detectable by an error type recognition circuit (FTE). Un circuit de test d'une mémoire semi-conductrice permet d'écrire différentes configurations binaires de test dans des registres (REG) et dans n nuplets de cellules de mémoire (NSPZ). Les configurations binaires de test des registres (REG) peuvent être comparées aux configurations binaires des n nuplets de cellules de mémoire (NSPZ) d'une pluralité de circuits comparateurs (MC). Les sorties (Mik) des comparateurs sont rassemblées par des paires de lignes OU câblées d'une matrice d'adresses (AM) afin de permettre de localiser des défauts. Un circuit (FTE) de reconnaissance du type de défaut permet de reconnaître des défauts individuels (PTSF) et/ou des défauts multiples (PTMF).