MULTIPROCESSOR SYSTEM

A multiprocessor system (2) comprises a microprocessor (MP1) acting as a master processor which transfers program information from a programming and erasable fixed value store (EPROM1) via a bus system (B) to sub-processor systems (SUB1 ... SUBm). The sub-processor system (SUB1) and the m-th sub-processor system (SUBm) include for this purpose a microprocessor (MP2) or (MPn) acting as a slave processor and a write/read store (RAM2) or (RAMn). To transfer the program information, each sub-processor (SUB1 ... SUBm) is controlled via control and switching components (PAL1 ... PALn) or (M1 ... Mn) by the master processor (MP1). Depending on whether the program information in a transfer cycle consisting of a write and read-back process can be transmitted without errors, the transfer cycle is either appropriately repeated for a predetermined number of times before the master processor (MP1) signals the inoperative state of the multiprocessor system (2) or, after successful transfer, the sub-processor systems (SUB1 ... SUBm) are released by the processor (MP1), e.g. for the control of functional processes in a printing device (19). Un système (2) multiprocesseurs comprend un microprocesseur (MP1) qui sert de processeur maître et qui transmet les informations de programmation contenues dans une mémoire morte effaçable programmable (EPROM1) à des sous-systèmes processeurs (SUB1 ... SUBm) au moyen d'un bus (B). Le premier sous-système processeur (SUB1) et le dernier sous-système processeur (SUBm) contiennent à cet effet un microprocesseur (MP2 ou MPn) qui sert de processeur asservi et une mémoire d'écriture/lecture (RAM2 ou RAMn). Afin d'assurer la transmission des informations de programmation, chaque sous-système processeur (SUB1 ... SUBm) est commandé par le processeur maître (MP1) au moyen d'éléments de commande et de commutation (PAL1 ... PALn) ou (M1 ... Mn). Selon que les informations de programmation ont pu être transmises intégralement pendant un cycle de transmission composé d'un processus d'écriture et d'un processus de relecture, soit le cycle de transmission est répété un nombre de fois prédéterminé jusqu'à ce que le processeur maître (MP1) annonce l'incapacité de fonctionner du système (2) multiprocesseurs, soit le processeur (MP1) libère les sous-systèmes processeurs (SUB1 ... SUBm) une fois la transmission accomplie afin qu'ils puissent par exemple commander le fonctionnement d'une imprimante (19).