PROCESS FOR FORMING A POLYSILICON GATE INTEGRATED CIRCUIT DEVICE

In a process for forming a CMOS integrated circuit structure having polysilicon gates (18, 24) and interconnections (19) which are all of the same conductivity type, preferably ns-type, polys ilicon is formed into the gate (18) for the n-FET, a barrier layer (20) for the p-FET region (15) and the interconnection pattern (19). Then a layer of arsenosilicate glass (ASG) (23) is formed over the n-FET active region (14), the interconnections (19) and in an area to define the p-FET gate (24) which is etched using the ASG layer (23) as a mask. The device is heated to drive in impurities from the ASG layer (23) to ns dope the polysilicon and form the n-FET source and drain (27, 28). Boron is then implanted into the p-FET source and drain (25, 26), the ASG layer serving to mask the polysilicon from p-type doping. Since the polysilicon which is etched is undoped, highly accurate self alignment is obtained. Dans un procede de fabrication d'une structure a circuit integre MOS complementaire comportant des portes au polysilicium (18, 24) et des interconnexions (19) qui sont toutes du meme type de conductivite, de preference du type n+, on forme du polysilicium dans la porte (18) pour le TEC n, une couche barriere (20) pour la region TEC p (15) et le motif d'interconnexion (19). On forme ensuite une couche de verre a l'arsenosilicate (ASG) (23) sur la region active TEC n (14), dans les interconnexions (19) et dans une zone en vue de la definition de la porte TEC p (24) qui est attaquee en utilisant la couche ASG (23) comme masque. Le dispositif est chauffe afin d'amener les impuretes depuis la couche ASG (23) pour doper en n+ le polysilicium et former la source TEC n et le drain (27, 28). On implante ensuite du bore dans la source TEC p et le drain (25, 26), la couche ASG servant a masquer le polysilicium contre le dopage du type p. Puisque le polysilicium qui est attaque n'est pas dope, on obtient un auto-alignement extremement precis