CHIP COMPLEX WITH EMBEDDED INTERPOSER

A chip complex is provided that includes at least a first IC die present in a first common tier, a passive interposer, and a plurality of IC dies present in a second common tier. The passive interposer includes an interconnect formed in a back end of the line (BEOL) region. The first IC die present in the first common tier are hybrid bonded to a top side of the passive interposer. The plurality of IC dies present in the second common tier are also hybrid bonded to a bottom side of the passive interposer. La présente invention concerne un complexe de puces qui comprend au moins une première puce de circuit intégré présente dans un premier niveau commun, un interposeur passif et une pluralité de puces de circuit intégré présentes dans un second niveau commun. L'interposeur passif comprend une interconnexion formée dans une extrémité arrière de la région de ligne (BEOL). La première puce de CI présente dans le premier niveau commun est liée de manière hybride à un côté supérieur de l'interposeur passif. La pluralité de puces de CI présentes dans le second niveau commun sont également liées de manière hybride à un côté inférieur de l'interposeur passif.