DEVICE AND METHOD FOR REDUCING NUMBER OF TEST PINS FOR IMPROVING PARALLELISM

A device for reducing the number of test pins for improving parallelism according to an embodiment of the present invention comprises: one piece of automatic test equipment (ATE) for testing a plurality of devices under test (DUTs); an interface board that accommodates and connects the DUTs to the ATE and is disposed so that the plurality of DUTs share an expected output value of the ATE; and one test module disposed on the interface board and connected to a pair of DUTs among the plurality of DUTs, wherein the test module may compare DUT output values received from the DUT pair with the expected output value of the ATE and signal-process the result of the comparison and transfer same to the ATE. Un dispositif de réduction du nombre de broches de test pour améliorer le parallélisme selon un mode de réalisation de la présente invention comprend : un élément d'équipement de test automatique (ATE) pour tester une pluralité de dispositifs en cours de test (DUT) ; une carte d'interface qui reçoit et connecte les DUT à l'ATE et est disposée de telle sorte que la pluralité de DUT partage une valeur de sortie attendue de l'ATE ; et un module de test disposé sur la carte d'interface et connecté à une paire de DUT parmi la pluralité de DUT, le module de test pouvant comparer des valeurs de sortie de DUT reçues de la paire de DUT à la valeur de sortie attendue de l'ATE et traiter le résultat de la comparaison et le transférer à l'ATE. 본 발명의 일 실시예에 따른 병렬성 향상을 위한 테스트 핀 수 절감 장치는 복수의 반도체 패키지(Device Under TEST, DUT)를 테스트하는 하나의 자동화 테스트 장치(Automatic Test Equipment, ATE); 상기 DUT를 수용하여 상기 DUT를 상기 ATE와 연결하고 상기 ATE의 출력 기댓값을 상기 복수의 DUT가 공유하도록 배치되는 인터페이스 보드; 및 상기 인터페이스 보드에 배치되고 상기 복수의 DUT 중 DUT 페어에 대해 연결되는 하나의 테스트 모듈; 을 포함하며, 상기 테스트 모듈은, 상기 DUT 페어로부터 전달받은 DUT의 출력값을 상기 ATE의 출력 기댓값과 비교하고 비교 결과를 신호처리하여 상기 ATE로 전달할 수 있다.