THREE-DIMENSIONAL VERTICAL INTERCONNECT ARCHITECTURE AND METHODS FOR FORMING
In some embodiments, a method for forming a multiple die stack comprises forming a first circuit wafer with multiple first circuit dies and a first circuit support layer on a bottom of the first circuit wafer where each first circuit die has a power and circuit layer underlying a power and signal la...
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Format: | Patent |
Sprache: | eng ; fre |
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Zusammenfassung: | In some embodiments, a method for forming a multiple die stack comprises forming a first circuit wafer with multiple first circuit dies and a first circuit support layer on a bottom of the first circuit wafer where each first circuit die has a power and circuit layer underlying a power and signal layer, forming an interposer wafer with multiple interposer dies and an interposer support layer on a top of the interposer wafer where each interposer die has a power and signal layer underlying a power via and signal via layer, and hybrid bonding a top surface of the first circuit wafer to a bottom surface of the interposer wafer to form a first bonded wafer with electrical power and signal connections between the multiple first circuit dies and the multiple interposer dies where the interposer wafer provides structural support of the first bonded wafer during subsequent processing.
Dans certains modes de réalisation, un procédé de formation d'un empilement de puces multiples comprend la formation d'une première tranche de circuit avec de multiples premières puces de circuit et une première couche de support de circuit sur un fond de la première tranche de circuit, chaque première puce de circuit ayant une couche d'alimentation et de circuit sous-jacente à une couche d'alimentation et de signal, la formation d'une tranche d'interposeur avec de multiples puces d'interposeur et une couche de support d'interposeur sur une partie supérieure de la tranche d'interposeur, chaque puce d'interposeur ayant une couche d'alimentation et de signal sous-jacente à une couche d'interconnexion d'alimentation et d'interconnexion de signal, et la liaison hybride d'une surface supérieure de la première tranche de circuit à une surface inférieure de la tranche d'interposeur pour former une première tranche liée avec de la puissance électrique et des connexions de signal entre les multiples premières puces de circuit et les multiples puces d'interposeur, la tranche d'interposeur fournissant un support structural de la première tranche liée pendant un traitement ultérieur. |
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