MEMORY STRUCTURE WITH 4F 2 OPTIMIZED CELL LAYOUT

A 4F2 two-dimensional dynamic random access memory array may include vertical pillar transistors that are arranged in a honeycomb pattern to maximize the available capacitor footprint on top of the memory array. The bit lines may partially intersect with bottom source/drain regions of two adjacent columns of the vertical transistors, where the columns may be offset based on the honeycomb pattern. The word lines may have a varying width that increases as the word lines enclose the gate regions of the transistors and that decreases between adjacent transistors. The transistor stages may each be formed individually and incrementally, with the bottom source/drain region and the bit lines being completed first, followed by the gate region and the word lines, followed by the top source/drain regions and the capacitors. Un réseau de mémoire vive dynamique bidimensionnelle 4F 2 peut comprendre des transistors à piliers verticaux qui sont agencés selon un motif en rayons pour maximiser l'empreinte de condensateur disponible au-dessus du réseau de mémoire. Les lignes de bits peuvent se croiser partiellement avec des régions de source/drain inférieures de deux colonnes adjacentes des transistors verticaux, les colonnes pouvant être décalées sur la base du motif en rayons. Les lignes de mots peuvent présenter une largeur variable qui augmente à mesure que les lignes de mots entourent les régions de grille des transistors et qui diminue entre des transistors adjacents. Les étages de transistor peuvent chacun être formés individuellement et de manière incrémentielle, la région de source/drain inférieure et les lignes de bit étant complétées en premier, suivies par la région de grille et les lignes de mot, suivies par les régions de source/drain supérieures et les condensateurs.