SEMICONDUCTOR DEVICE

The present disclosure pertains to a semiconductor device which enables realization of DUT measurement of the semiconductor device to be mounted even in the form of a chip-laminated wafer having a CoW structure. A logic chip, which comprises a signal processing circuit, a memory circuit, and the lik...

Ausführliche Beschreibung

Gespeichert in:
Bibliographische Detailangaben
Hauptverfasser: OKANO Hitoshi, NISHIOKA Yuta, YAMAGUCHI Masanari
Format: Patent
Sprache:eng ; fre ; jpn
Schlagworte:
Online-Zugang:Volltext bestellen
Tags: Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
container_end_page
container_issue
container_start_page
container_title
container_volume
creator OKANO Hitoshi
NISHIOKA Yuta
YAMAGUCHI Masanari
description The present disclosure pertains to a semiconductor device which enables realization of DUT measurement of the semiconductor device to be mounted even in the form of a chip-laminated wafer having a CoW structure. A logic chip, which comprises a signal processing circuit, a memory circuit, and the like having been individualized, is layered on a wafer in which a plurality of imaging elements are formed. By forming a terminal in a scribe surface which is a portion to be cut during individualization and by forming and connecting, between the wafer and a logic substrate, a connection wiring for connecting the terminal in the scribe surface and DUT of the logic chip, a probe is connected to the terminal, whereby the DUT is realized without individualization. The present disclosure has applications in field of semiconductor devices. La présente divulgation concerne un dispositif à semi-conducteur qui permet la réalisation d'une mesure de DUT du dispositif à semi-conducteur à monter même sous la forme d'une tranche stratifiée sur puce ayant une structure CoW. Une puce logique, qui comprend un circuit de traitement de signal, un circuit de mémoire et analogues ayant été individualisés, est stratifiée sur une tranche dans laquelle une pluralité d'éléments d'imagerie sont formés. En formant une borne dans une surface de traçage qui est une partie à couper pendant l'individualisation et en formant et en connectant, entre la tranche et un substrat logique, un câblage de connexion pour connecter la borne dans la surface de traçage et le DUT de la puce logique, une sonde est connectée au terminal, moyennant quoi le DUT est réalisé sans individualisation. La présente divulgation possède des applications dans le domaine des dispositifs à semi-conducteur. 本開示は、CoW構造のチップ積層ウェーハでも搭載する半導体装置のDUT測定を実現することができるようにする半導体装置に関する。 複数の撮像素子が形成されたウェーハに、個片化された信号処理回路やメモリ回路などからなるLogicチップを積層して、個片化する際に切断される部位であるスクライブ表面に端子を形成し、スクライブ表面の端子と、LogicチップのDUTとを接続するための接続配線をウェーハとLogic基板との間に形成し接続することで、端子にプローブを接続して、個片化することなくDUTを実現する。半導体装置に適用することができる。
format Patent
fullrecord <record><control><sourceid>epo_EVB</sourceid><recordid>TN_cdi_epo_espacenet_WO2024185480A1</recordid><sourceformat>XML</sourceformat><sourcesystem>PC</sourcesystem><sourcerecordid>WO2024185480A1</sourcerecordid><originalsourceid>FETCH-epo_espacenet_WO2024185480A13</originalsourceid><addsrcrecordid>eNrjZBAJdvX1dPb3cwl1DvEPUnBxDfN0duVhYE1LzClO5YXS3AzKbq4hzh66qQX58anFBYnJqXmpJfHh_kYGRiaGFqYmFgaOhsbEqQIA_OYfng</addsrcrecordid><sourcetype>Open Access Repository</sourcetype><iscdi>true</iscdi><recordtype>patent</recordtype></control><display><type>patent</type><title>SEMICONDUCTOR DEVICE</title><source>esp@cenet</source><creator>OKANO Hitoshi ; NISHIOKA Yuta ; YAMAGUCHI Masanari</creator><creatorcontrib>OKANO Hitoshi ; NISHIOKA Yuta ; YAMAGUCHI Masanari</creatorcontrib><description>The present disclosure pertains to a semiconductor device which enables realization of DUT measurement of the semiconductor device to be mounted even in the form of a chip-laminated wafer having a CoW structure. A logic chip, which comprises a signal processing circuit, a memory circuit, and the like having been individualized, is layered on a wafer in which a plurality of imaging elements are formed. By forming a terminal in a scribe surface which is a portion to be cut during individualization and by forming and connecting, between the wafer and a logic substrate, a connection wiring for connecting the terminal in the scribe surface and DUT of the logic chip, a probe is connected to the terminal, whereby the DUT is realized without individualization. The present disclosure has applications in field of semiconductor devices. La présente divulgation concerne un dispositif à semi-conducteur qui permet la réalisation d'une mesure de DUT du dispositif à semi-conducteur à monter même sous la forme d'une tranche stratifiée sur puce ayant une structure CoW. Une puce logique, qui comprend un circuit de traitement de signal, un circuit de mémoire et analogues ayant été individualisés, est stratifiée sur une tranche dans laquelle une pluralité d'éléments d'imagerie sont formés. En formant une borne dans une surface de traçage qui est une partie à couper pendant l'individualisation et en formant et en connectant, entre la tranche et un substrat logique, un câblage de connexion pour connecter la borne dans la surface de traçage et le DUT de la puce logique, une sonde est connectée au terminal, moyennant quoi le DUT est réalisé sans individualisation. La présente divulgation possède des applications dans le domaine des dispositifs à semi-conducteur. 本開示は、CoW構造のチップ積層ウェーハでも搭載する半導体装置のDUT測定を実現することができるようにする半導体装置に関する。 複数の撮像素子が形成されたウェーハに、個片化された信号処理回路やメモリ回路などからなるLogicチップを積層して、個片化する際に切断される部位であるスクライブ表面に端子を形成し、スクライブ表面の端子と、LogicチップのDUTとを接続するための接続配線をウェーハとLogic基板との間に形成し接続することで、端子にプローブを接続して、個片化することなくDUTを実現する。半導体装置に適用することができる。</description><language>eng ; fre ; jpn</language><subject>BASIC ELECTRIC ELEMENTS ; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ; ELECTRICITY ; SEMICONDUCTOR DEVICES</subject><creationdate>2024</creationdate><oa>free_for_read</oa><woscitedreferencessubscribed>false</woscitedreferencessubscribed></display><links><openurl>$$Topenurl_article</openurl><openurlfulltext>$$Topenurlfull_article</openurlfulltext><thumbnail>$$Tsyndetics_thumb_exl</thumbnail><linktohtml>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20240912&amp;DB=EPODOC&amp;CC=WO&amp;NR=2024185480A1$$EHTML$$P50$$Gepo$$Hfree_for_read</linktohtml><link.rule.ids>230,308,780,885,25564,76547</link.rule.ids><linktorsrc>$$Uhttps://worldwide.espacenet.com/publicationDetails/biblio?FT=D&amp;date=20240912&amp;DB=EPODOC&amp;CC=WO&amp;NR=2024185480A1$$EView_record_in_European_Patent_Office$$FView_record_in_$$GEuropean_Patent_Office$$Hfree_for_read</linktorsrc></links><search><creatorcontrib>OKANO Hitoshi</creatorcontrib><creatorcontrib>NISHIOKA Yuta</creatorcontrib><creatorcontrib>YAMAGUCHI Masanari</creatorcontrib><title>SEMICONDUCTOR DEVICE</title><description>The present disclosure pertains to a semiconductor device which enables realization of DUT measurement of the semiconductor device to be mounted even in the form of a chip-laminated wafer having a CoW structure. A logic chip, which comprises a signal processing circuit, a memory circuit, and the like having been individualized, is layered on a wafer in which a plurality of imaging elements are formed. By forming a terminal in a scribe surface which is a portion to be cut during individualization and by forming and connecting, between the wafer and a logic substrate, a connection wiring for connecting the terminal in the scribe surface and DUT of the logic chip, a probe is connected to the terminal, whereby the DUT is realized without individualization. The present disclosure has applications in field of semiconductor devices. La présente divulgation concerne un dispositif à semi-conducteur qui permet la réalisation d'une mesure de DUT du dispositif à semi-conducteur à monter même sous la forme d'une tranche stratifiée sur puce ayant une structure CoW. Une puce logique, qui comprend un circuit de traitement de signal, un circuit de mémoire et analogues ayant été individualisés, est stratifiée sur une tranche dans laquelle une pluralité d'éléments d'imagerie sont formés. En formant une borne dans une surface de traçage qui est une partie à couper pendant l'individualisation et en formant et en connectant, entre la tranche et un substrat logique, un câblage de connexion pour connecter la borne dans la surface de traçage et le DUT de la puce logique, une sonde est connectée au terminal, moyennant quoi le DUT est réalisé sans individualisation. La présente divulgation possède des applications dans le domaine des dispositifs à semi-conducteur. 本開示は、CoW構造のチップ積層ウェーハでも搭載する半導体装置のDUT測定を実現することができるようにする半導体装置に関する。 複数の撮像素子が形成されたウェーハに、個片化された信号処理回路やメモリ回路などからなるLogicチップを積層して、個片化する際に切断される部位であるスクライブ表面に端子を形成し、スクライブ表面の端子と、LogicチップのDUTとを接続するための接続配線をウェーハとLogic基板との間に形成し接続することで、端子にプローブを接続して、個片化することなくDUTを実現する。半導体装置に適用することができる。</description><subject>BASIC ELECTRIC ELEMENTS</subject><subject>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</subject><subject>ELECTRICITY</subject><subject>SEMICONDUCTOR DEVICES</subject><fulltext>true</fulltext><rsrctype>patent</rsrctype><creationdate>2024</creationdate><recordtype>patent</recordtype><sourceid>EVB</sourceid><recordid>eNrjZBAJdvX1dPb3cwl1DvEPUnBxDfN0duVhYE1LzClO5YXS3AzKbq4hzh66qQX58anFBYnJqXmpJfHh_kYGRiaGFqYmFgaOhsbEqQIA_OYfng</recordid><startdate>20240912</startdate><enddate>20240912</enddate><creator>OKANO Hitoshi</creator><creator>NISHIOKA Yuta</creator><creator>YAMAGUCHI Masanari</creator><scope>EVB</scope></search><sort><creationdate>20240912</creationdate><title>SEMICONDUCTOR DEVICE</title><author>OKANO Hitoshi ; NISHIOKA Yuta ; YAMAGUCHI Masanari</author></sort><facets><frbrtype>5</frbrtype><frbrgroupid>cdi_FETCH-epo_espacenet_WO2024185480A13</frbrgroupid><rsrctype>patents</rsrctype><prefilter>patents</prefilter><language>eng ; fre ; jpn</language><creationdate>2024</creationdate><topic>BASIC ELECTRIC ELEMENTS</topic><topic>ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR</topic><topic>ELECTRICITY</topic><topic>SEMICONDUCTOR DEVICES</topic><toplevel>online_resources</toplevel><creatorcontrib>OKANO Hitoshi</creatorcontrib><creatorcontrib>NISHIOKA Yuta</creatorcontrib><creatorcontrib>YAMAGUCHI Masanari</creatorcontrib><collection>esp@cenet</collection></facets><delivery><delcategory>Remote Search Resource</delcategory><fulltext>fulltext_linktorsrc</fulltext></delivery><addata><au>OKANO Hitoshi</au><au>NISHIOKA Yuta</au><au>YAMAGUCHI Masanari</au><format>patent</format><genre>patent</genre><ristype>GEN</ristype><title>SEMICONDUCTOR DEVICE</title><date>2024-09-12</date><risdate>2024</risdate><abstract>The present disclosure pertains to a semiconductor device which enables realization of DUT measurement of the semiconductor device to be mounted even in the form of a chip-laminated wafer having a CoW structure. A logic chip, which comprises a signal processing circuit, a memory circuit, and the like having been individualized, is layered on a wafer in which a plurality of imaging elements are formed. By forming a terminal in a scribe surface which is a portion to be cut during individualization and by forming and connecting, between the wafer and a logic substrate, a connection wiring for connecting the terminal in the scribe surface and DUT of the logic chip, a probe is connected to the terminal, whereby the DUT is realized without individualization. The present disclosure has applications in field of semiconductor devices. La présente divulgation concerne un dispositif à semi-conducteur qui permet la réalisation d'une mesure de DUT du dispositif à semi-conducteur à monter même sous la forme d'une tranche stratifiée sur puce ayant une structure CoW. Une puce logique, qui comprend un circuit de traitement de signal, un circuit de mémoire et analogues ayant été individualisés, est stratifiée sur une tranche dans laquelle une pluralité d'éléments d'imagerie sont formés. En formant une borne dans une surface de traçage qui est une partie à couper pendant l'individualisation et en formant et en connectant, entre la tranche et un substrat logique, un câblage de connexion pour connecter la borne dans la surface de traçage et le DUT de la puce logique, une sonde est connectée au terminal, moyennant quoi le DUT est réalisé sans individualisation. La présente divulgation possède des applications dans le domaine des dispositifs à semi-conducteur. 本開示は、CoW構造のチップ積層ウェーハでも搭載する半導体装置のDUT測定を実現することができるようにする半導体装置に関する。 複数の撮像素子が形成されたウェーハに、個片化された信号処理回路やメモリ回路などからなるLogicチップを積層して、個片化する際に切断される部位であるスクライブ表面に端子を形成し、スクライブ表面の端子と、LogicチップのDUTとを接続するための接続配線をウェーハとLogic基板との間に形成し接続することで、端子にプローブを接続して、個片化することなくDUTを実現する。半導体装置に適用することができる。</abstract><oa>free_for_read</oa></addata></record>
fulltext fulltext_linktorsrc
identifier
ispartof
issn
language eng ; fre ; jpn
recordid cdi_epo_espacenet_WO2024185480A1
source esp@cenet
subjects BASIC ELECTRIC ELEMENTS
ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
ELECTRICITY
SEMICONDUCTOR DEVICES
title SEMICONDUCTOR DEVICE
url https://sfx.bib-bvb.de/sfx_tum?ctx_ver=Z39.88-2004&ctx_enc=info:ofi/enc:UTF-8&ctx_tim=2025-01-02T12%3A12%3A54IST&url_ver=Z39.88-2004&url_ctx_fmt=infofi/fmt:kev:mtx:ctx&rfr_id=info:sid/primo.exlibrisgroup.com:primo3-Article-epo_EVB&rft_val_fmt=info:ofi/fmt:kev:mtx:patent&rft.genre=patent&rft.au=OKANO%20Hitoshi&rft.date=2024-09-12&rft_id=info:doi/&rft_dat=%3Cepo_EVB%3EWO2024185480A1%3C/epo_EVB%3E%3Curl%3E%3C/url%3E&disable_directlink=true&sfx.directlink=off&sfx.report_link=0&rft_id=info:oai/&rft_id=info:pmid/&rfr_iscdi=true