PHASE-LOCKED LOOPS (PLL) INCLUDING DIGITALLY CONTROLLED OSCILLATOR (DCO) GAIN CALIBRATION CIRCUITS AND RELATED METHODS

Interfaces between clock domains of an integrated circuit (IC) depend on synchronization of phase-locked loops (PLLs) that generate clocks in the different domains and on how each PLL responds to jitter in a shared reference clock. The well-controlled same bandwidth (and loop dynamic) for those PLLs renders the same and, therefore, ignorable reference jitter contribution. As a key component that determines a digital PLL bandwidth, digitally controlled oscillator (DCO) may have its gain vary with process, temperature, and supply IR drop from chip to chip or even module to module. A calibration circuit provides a gain correction factor to achieve a nominal gain in DCO as well as a desired/target PLL loop bandwidth. In some examples, the calibration circuit in each PLL determines a gain correction factor that causes the PLLs to have a common jitter response and stores the gain correction factors in the calibration circuits. Des interfaces entre des domaines d'horloge d'un circuit intégré (IC) dépendent de la synchronisation de boucles à verrouillage de phase (PLL) qui génèrent des horloges dans les différents domaines et sur la manière dont chaque PLL répond à la gigue dans une horloge de référence partagée. La même largeur de bande (et dynamique de boucle) bien contrôlée pour ces PLL rend ces derniers et, par conséquent, une contribution de gigue de référence ignorable. En tant que composant de clé qui détermine une largeur de bande de PLL numérique, un oscillateur à commande numérique (DCO) peut voir son gain varier en fonction du processus et de la température, et fournir une chute IR de puce en puce ou même de module en module. Un circuit d'étalonnage fournit un facteur de correction de gain pour obtenir un gain nominal dans le DCO ainsi qu'une largeur de bande de boucle PLL souhaitée/cible. Dans certains exemples, le circuit d'étalonnage dans chaque PLL détermine un facteur de correction de gain qui amène les PLL à avoir une réponse de gigue commune et stocke les facteurs de correction de gain dans les circuits d'étalonnage.