MEMORY CELL ARRAY WITH ROW DIRECTION GAP BETWEEN ERASE GATE LINES AND DUMMY FLOATING GATES

A memory cell array having rows and columns of memory cells with respective ones of the memory cells including spaced apart source and drain regions formed in a semiconductor substrate with a channel region extending there between, a floating gate over a first portion of the channel region, a select gate over a second portion of the channel region, and an erase gate over the source region. A strap region is disposed between first and second pluralities of the columns. For one memory cell row, a dummy floating gate is disposed in the strap region, an erase gate line electrically connects together the erase gates of the memory cells in the one row and in the first plurality of columns, wherein the erase gate line is aligned with the dummy floating gate with a row direction gap between the erase gate line and the dummy floating gate. L'invention concerne un réseau de cellules de mémoire comportant des rangées et des colonnes de cellules de mémoire avec des cellules de mémoire respectives parmi les cellules de mémoire comprenant des régions de source et de drain espacées formées dans un substrat semi-conducteur avec une région de canal s'étendant entre celles-ci, une grille flottante sur une première partie de la région de canal, une grille de sélection sur une seconde partie de la région de canal, et une grille d'effacement sur la région de source. Une région de sangle est disposée entre des première et seconde pluralités des colonnes. Pour une rangée de cellules de mémoire, une grille flottante factice est disposée dans la région de sangle, une ligne de grille d'effacement connecte électriquement ensemble les grilles d'effacement des cellules de mémoire dans la rangée et dans la première pluralité de colonnes, la ligne de grille d'effacement étant alignée avec la grille flottante factice avec un espace de direction de rangée entre la ligne de grille d'effacement et la grille flottante factice.