LOW TEMPERATURE HYBRID BONDING METALLIZATION
A semiconductor wafer, including a substrate, at least one via formed in the substrate, and copper electroplating inside the at least one via, where the copper electroplating comprises a first layer of nanotwin copper, and a second layer of bulk copper. Further, a method of making a semiconductor wa...
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Format: | Patent |
Sprache: | eng ; fre |
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Zusammenfassung: | A semiconductor wafer, including a substrate, at least one via formed in the substrate, and copper electroplating inside the at least one via, where the copper electroplating comprises a first layer of nanotwin copper, and a second layer of bulk copper. Further, a method of making a semiconductor wafer, the method comprising providing a substrate; etching the substrate to form at least one via; and depositing copper electroplating inside the at least one via, wherein the copper electroplating comprises a first layer of nanotwin copper, and a second layer of bulk copper.
Tranche semi-conductrice, comprenant un substrat, au moins un trou d'interconnexion formé dans le substrat, et un électroplacage de cuivre à l'intérieur du ou des trous d'interconnexion, l'électroplacage de cuivre comprenant une première couche de cuivre nanojumeau, et une seconde couche de cuivre en vrac. En outre, l'invention concerne un procédé de fabrication d'une tranche semi-conductrice, le procédé comprenant la fourniture d'un substrat ; la gravure du substrat pour former au moins un trou d'interconnexion ; et le dépôt d'un électroplacage de cuivre à l'intérieur du ou des trous d'interconnexion, l'électroplacage de cuivre comprenant une première couche de cuivre nanojumeau, et une seconde couche de cuivre en vrac. |
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