SEMICONDUCTOR DEVICE, MANUFACTURING METHOD, AND ELECTRONIC APPARATUS

The present disclosure relates to a semiconductor device, a manufacturing method, and an electronic apparatus that can further improve image quality. This semiconductor device comprises a first semiconductor chip, a second semiconductor chip that is affixed to the first semiconductor chip through CoW bonding, and a high-stress film that generates stress for negating any stress generated in the first semiconductor chip or second semiconductor chip during the CoW bonding. The high-stress film is provided in a positioning pattern formed so as to have high density in regions near the four corners of the first semiconductor chip or second semiconductor chip, and so as to have low density in a region near the center of the first semiconductor chip or second semiconductor chip. The present technology can be applied to, e.g., a stacked CMOS image sensor. La présente divulgation concerne un dispositif à semi-conducteurs, un procédé de fabrication et un appareil électronique qui peuvent encore améliorer la qualité d'image. Ce dispositif à semi-conducteurs comprend une première puce semi-conductrice, une seconde puce semi-conductrice fixée à la première puce semi-conductrice par liaison CoW, et un film à forte contrainte qui génère une contrainte pour compenser toute contrainte générée dans la première puce semi-conductrice ou la seconde puce semi-conductrice au cours de la liaison CoW. Le film à forte contrainte est disposé selon un schéma de positionnement formé de manière à présenter une densité élevée dans les régions proches des quatre coins de la première puce semi-conductrice ou de la seconde puce semi-conductrice, et de manière à présenter une faible densité dans une région proche du centre de la première puce semi-conductrice ou de la seconde puce semi-conductrice. La présente technologie peut être appliquée, par exemple, à un capteur d'image CMOS empilé. 本開示は、より品質の向上を図ることができるようにする半導体デバイスおよび製造方法、並びに、電子機器に関する。 半導体デバイスは、第１の半導体チップと、第１の半導体チップに対してCoW接合により貼り合わされる第２の半導体チップと、CoW接合時に第１の半導体チップまたは第２の半導体チップに生じる応力を打ち消す応力を生じさせる高ストレス膜とを備える。高ストレス膜は、第１の半導体チップまたは第２の半導体チップの四隅近傍の領域では高密度となり、第１の半導体チップまたは第２の半導体チップの中央近傍の領域では低密度となる配置パターンで設けられる。本技術は、例えば、積層型のCMOSイメージセンサに適用できる。