ASYNCHRONOUS SAR LOGIC

A circuit for detecting metastability in an asynchronous successive approximation register analogue to digital converter; wherein a two-output comparator is arranged to receive first and second input signals, compare the first input signal with the second input signal, and drive one of the first and second comparison signals to a set state based on the comparison. A first output terminal is in a set state when the first comparison signal is in a set state. A second output terminal is in a set state when the second comparison signal is in a set state. If a predetermined duration passes after the start of the comparison by the two-output comparator and if the first comparison signal and the second comparison signal are both in the reset state, control logic outputs a set state at both the first output terminal and the second output terminal. This allows metastability of a comparator can be detected in an asynchronous SAR ADC. The control logic can effectively time out the comparison if it reaches the predetermined duration. In other words, the control logic can override the comparator output and instead provide a defined output indicative of metastability. La présente divulgation concerne un circuit pour détecter une métastabilité dans un convertisseur analogique-numérique à registre d'approximations successives asynchrone ; un comparateur à deux sorties étant agencé pour recevoir des premier et deuxième signaux d'entrée, comparer le premier signal d'entrée au deuxième signal d'entrée, et attaquer l'un des premier et deuxième signaux de comparaison à un état défini sur la base de la comparaison. Une première borne de sortie est dans un état défini lorsque le premier signal de comparaison est dans un état défini. Une deuxième borne de sortie est dans un état défini lorsque le deuxième signal de comparaison est dans un état défini. Si une durée prédéterminée passe après le début de la comparaison par le comparateur à deux sorties et si le premier signal de comparaison et le deuxième signal de comparaison sont tous deux dans l'état de réinitialisation, une logique de commande délivre un état défini à la fois à la première borne de sortie et à la deuxième borne de sortie. Ceci permet de détecter la métastabilité d'un comparateur dans un CAN SAR asynchrone. La logique de commande peut chronométrer efficacement la comparaison si elle atteint la durée prédéterminée. En d'autres termes, la logique de commande peut annuler la sortie du comparateur et fournir à la pla