LATENCY REDUCTION FOR LINK SPEED SWITCHING IN MULTIPLE LANE DATA LINKS

Aspects relate to link speed for a peripheral component interconnect. In one aspect, an apparatus includes an interface circuit configured to provide an interface with a multiple lane data link, the data link having a first set of lanes in an active state and a second set of lanes in an idle state and a controller. The controller is configured to receive a request at the controller to change a data rate of the data link to a requested data rate, change the second set of lanes from an idle state to an active state, train the second set of lanes to the requested data rate, transfer data traffic from the first set of lanes to the second set of lanes after the training, and transmit the data traffic on the second set of lanes. Des aspects se rapportent à la vitesse de liaison d'une interconnexion de composants périphériques. Selon un aspect, un appareil comprend un circuit d'interface configuré pour fournir une interface avec une liaison de données à voies multiples, la liaison de données ayant un premier ensemble de voies dans un état actif et un second ensemble de voies dans un état de repos et un dispositif de commande. Le dispositif de commande est configuré pour recevoir une demande au niveau du dispositif de commande pour modifier un débit de données de la liaison de données vers un débit de données demandé, de modifier le second ensemble de voies depuis un état inactif vers un état actif, d'entraîner le second ensemble de voies au débit de données demandé, de transférer le trafic de données depuis le premier ensemble de voies vers le second ensemble de voies après l'apprentissage, et de transmettre le trafic de données sur le second ensemble de voies.