SIGNAL INTERFERENCE TESTING USING RELIABLE READ WRITE INTERFACE

A memory controller includes a first arbiter for selecting memory commands for dispatch to a memory over a first channel, a second arbiter for selecting memory commands for dispatch to the memory over a second channel, and a test circuit. The test circuit generates a respective testing sequence of read commands and write commands for each of the first channel and second channel, and causes the testing sequences to be transmitted over the first and second channels at least partially overlapping in time without selection by the first or second arbiters. L'invention concerne un contrôleur de mémoire qui comprend un premier arbitre pour sélectionner des commandes de mémoire pour un envoi à une mémoire par un premier canal, un second arbitre pour sélectionner des commandes de mémoire pour un envoi à la mémoire par un second canal, et un circuit de test. Le circuit de test génère une séquence de test respective de commandes de lecture et de commandes d'écriture pour le premier canal et le second canal, et amène les séquences de test à être transmises par les premier et second canaux se chevauchant au moins partiellement dans le temps sans sélection par les premier ou second arbitres.