METHOD FOR DISCHARGING MIDDLE SWITCHES OF A 3-LEVEL INVERTER

Die Erfindung betrifft ein Verfahren zum Betreiben eines 3-Level-Inverters (1), welcher einen Zwischenkreis (2) mit drei Anschlüssen sowie zumindest drei, mit dem Zwischenkreis (2) verbundene Schaltabschnitte (3a, 3b, 3c) mit jeweils einem Phasenabgriff (u, v, w) aufweist, wobei jeder Schaltabschnitt (3a, 3b, 3c) jeweils drei Schalteinrichtungen aufweist, wobei zum Modulieren einer arbeitspunktspezifischen Ausgangsspannung (Va) ein Schaltmuster (SM) für die Schalteinrichtungen (S1, S2, S3) bestimmt wird, durch welches die Schalteinrichtungen (S1, S2 S3) den Phasenabgriff (u, v, w) des jeweiligen Schaltabschnittes (3a, 3b, 3c) unter Erzeugung eines Spannungsvektors (v01, v02, v03, v1p, v1n, v2p, v2n) mit jeweils einem der Anschlüsse (DC+, DC-, N) des Zwischenkreises (2) verbinden, wobei zum Reduzieren von Durchlassverlusten von Mittelpunktschalteinrichtungen (S3) das Schaltmuster (SM) in einer durchlassverlustreduzierenden Variante (SMa*, SMb*) vorgegeben wird, bei welcher zumindest ein Spannungsvektor (v02, v1p, v1n, v2p, v2n) des Schaltmusters (SM), welcher durch einen Schaltzustand mit Beteiligung zumindest einer Mittelpunktschalteinrichtung (S3) erzeugt wird, zumindest teilweise durch zwei Spannungsvektoren (v01, v03, v3, v5), welche durch Schaltzustände ohne Beteiligung der Mittelpunktschalteinrichtungen (S3) erzeugt werden, ersetzt wird. The invention relates to a method for operating a 3-level inverter (1) which has an intermediate circuit (2) with three connections and at least three switch sections (3a, 3b, 3c) which are connected to the intermediate circuit (2) and each of which comprises a phase tap (u, v, w). Each switch section (3a, 3b, 3c) has three switch devices, wherein in order to modulate an output voltage (Va) which is specific to the working point, a switch pattern (SM) is determined for the switch devices (S1, S2, S3), said switch pattern being used by the switch devices (S1, S2, S3) to connect the phase tap (u, v, w) of each switch section (3a, 3b, 3c) to a respective connection of the connections (DC+, DC-, N) of the intermediate circuit (2), thereby producing a voltage vector (v01, v02, v03, v1p, v1n, v2p, v2n). In order to reduce the conduction losses of middle switch devices (S3), the switch pattern (SM) is provided in a conduction loss-reducing variant (SMa*, SMb*) in which at least one voltage vector (v02, v1p, v1n, v2p, v2n) of the switch pattern (SM), said voltage vector being produced by a switch state with the participation