PACKAGE ARCHITECTURE WITH VERTICAL STACKING OF INTEGRATED CIRCUIT DIES HAVING PLANARIZED EDGES

Embodiments of an integrated circuit (IC) die comprise: a first region having a first surface and a second surface, the first surface being orthogonal to the second surface; and a second region attached to the first region along a planar interface that is orthogonal to the first surface and parallel to the second surface, the second region having a third surface coplanar with the first surface. The first region comprises: a dielectric material; layers of conductive traces in the dielectric material, each layer of the conductive traces being parallel to the second surface such that the conductive traces are orthogonal to the first surface; conductive vias through the dielectric material; and bondpads on the first surface, the bond-pads comprising portions of the conductive traces exposed on the first surface, and the second region comprises a material different from the dielectric material. Des modes de réalisation d'une puce de circuit intégré comprennent : une première région ayant une première surface et une deuxième surface, la première surface étant orthogonale à la deuxième surface ; et une deuxième région attachée à la première région le long d'une interface plane qui est orthogonale à la première surface et parallèle à la deuxième surface, la deuxième région ayant une troisième surface coplanaire avec la première surface. La première région comprend : un matériau diélectrique ; des couches de pistes conductrices dans le matériau diélectrique, chaque couche de pistes conductrices étant parallèle à la deuxième surface de sorte que les pistes conductrices sont orthogonales à la première surface ; des trous d'interconnexion conducteurs à travers le matériau diélectrique ; et des plots de liaison sur la première surface, les plots de liaison comprenant des parties des pistes conductrices visibles sur la première surface, et la deuxième région comprenant un matériau différent du matériau diélectrique.