CLOCK FREQUENCY LIMITER

A receiver circuit that limits the frequency of a clock signal used in a computer system is disclosed. An embodiment of the receiver circuit includes a front-end circuit that generates an equalized signal, a clock generator circuit that generates a clock signal using a plurality of samples of the equalized signal, and a measurement circuit. The measurement circuit monitors a frequency of the clock signal and generates an indication signal in response to determining that the frequency of the clock signal exceeds a threshold frequency. The clock generator circuit uses the indication signal to adjust a frequency of the clock signal. Un circuit récepteur qui limite la fréquence d'un signal d'horloge utilisé dans un système informatique est divulgué. Un mode de réalisation du circuit récepteur comprend un circuit d'extrémité avant qui génère un signal égalisé, un circuit générateur d'horloge qui génère un signal d'horloge à l'aide d'une pluralité d'échantillons du signal égalisé, et un circuit de mesure. Le circuit de mesure surveille une fréquence du signal d'horloge et génère un signal d'indication en réponse à la détermination du fait que la fréquence du signal d'horloge dépasse une fréquence seuil. Le circuit générateur d'horloge utilise le signal d'indication pour ajuster une fréquence du signal d'horloge.