MULTIBIT MEMORY DEVICE AND METHOD OF OPERATING THE SAME

Memory devices and methods for operating the same are provided. Generally, the device includes an array of multibit-memory-cells, each operable to store multiple bits in separate locations of a charge-trapping layer, and control-circuitry coupled to the array. The control-circuitry is operable read...

Ausführliche Beschreibung

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Bibliographische Detailangaben
Hauptverfasser: SOFER, Yair, SHLOMO, Oren, GIVANT, Amichai
Format: Patent
Sprache:eng ; fre
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Beschreibung
Zusammenfassung:Memory devices and methods for operating the same are provided. Generally, the device includes an array of multibit-memory-cells, each operable to store multiple bits in separate locations of a charge-trapping layer, and control-circuitry coupled to the array. The control-circuitry is operable read 1st and 2nd bit values of each cell individually based on generated first and second sensed currents, where the first and second sensed currents correspond to charges trapped in first and second bit locations. The control-circuitry executes an algorithm based on the first and second sensed currents and determines a logic state of the cell. In one embodiment, the control-circuitry averages the sensed currents, and compares this to a reference current to determine the logic state. In another, the 2nd bit value is a complement of the 1st, and the control-circuitry compares the currents to determine the logic state without use of a reference current. L'invention porte sur des dispositifs de mémoire et sur des procédés de fonctionnement de ceux-ci. D'une manière générale, le dispositif comprend un réseau de cellules de mémoire multibit, chaque cellule étant exploitable pour stocker de multiples bits dans des emplacements séparés d'une couche de piégeage de charge, et des circuits de commande couplés au réseau. Le circuit de commande peut être utilisé pour lire une 1ère et une 2nde valeurs de bit de chaque cellule individuellement sur la base des premier et second courants détectés générés, les premier et second courants détectés correspondant à des charges piégées dans des premier et second emplacements de bits. Le circuit de commande exécute un algorithme sur la base des premier et second courants détectés et détermine un état logique de la cellule. Dans un mode de réalisation, le circuit de commande calcule la moyenne des courants détectés, et la compare à un courant de référence pour déterminer l'état logique. Dans un autre mode de réalisation, la seconde valeur de bit est un complément de la 1ère, et le circuit de commande compare les courants pour déterminer l'état logique sans utiliser un courant de référence.