SEMICONDUCTOR MEMORY DEVICE

This semiconductor memory device includes: a plurality of first conductive layers 43 that have gaps therebetween and are aligned in a first direction; a first plug C4 that passes through the plurality of first conductive layers; a second conductive layer IC2a that is connected to the lower end of the first plug below the plurality of first conductive layers; a first transistor Tr below the plurality of first conductive layers; a second transistor AE in a second region DP between the first transistor and a first region below the second conductive layer, the second transistor having a gate electrically connected to the first transistor and a drain electrically connected to the first transistor; and a third transistor AE in the second region, the third transistor having a source and a drain electrically connected to each other. L'invention concerne un dispositif de mémoire à semi-conducteurs comprenant : une pluralité de premières couches conductrices 43 qui ont des espaces entre elles et sont alignées dans une première direction ; une première fiche C4 qui passe à travers la pluralité de premières couches conductrices ; une seconde couche conductrice qui est connectée à l'extrémité inférieure de la première fiche au-dessous de la pluralité de premières couches conductrices ; un premier transistor Tr au-dessous de la pluralité de premières couches conductrices ; un second transistor AE dans une seconde région DP entre le premier transistor et une première région en dessous de la seconde couche conductrice, le deuxième transistor ayant une grille connectée électriquement au premier transistor et un drain connecté électriquement au premier transistor ; et un troisième transistor AE dans la seconde région, le troisième transistor ayant une source et un drain reliés électriquement l'un à l'autre. 実施形態の半導体記憶装置は、間隔を有して第１方向に並ぶ複数の第１導電層４３と、前記複数の第１導電層を貫く第１プラグＣ４と、前記複数の第１導電層の下方で、前記第１プラグの下端に接続される第２導電層ＩＣ２ａと、前記複数の第１導電層の下方の第１トランジスタＴｒと、前記第２導電層の下方の第１領域と前記第１トランジスタとの間の第２領域ＤＰ中の第２トランジスタＡＥであって、前記第１トランジスタに電気的に接続されるゲートおよび前記第１トランジスタに電気的に接続されるドレインを有する前記第２トランジスタと、前記第２領域中の第３トランジスタＡＥであって、互いに電気的に接続されるソースおよびドレインを有する前記第３トランジスタとを含む。