CIRCUITRY AND METHOD

Circuitry comprises a set of physical registers; instruction decoder circuitry to decode processing instructions each generating an output multi-bit data item in a destination architectural register by applying a processing operation to one or more source data items in one or more respective source architectural registers, the decoder circuitry being configured to detect whether a processing instruction defines a predicated merge operation, being a processing operation which propagates a set of zero or more portions of the prevailing contents of the destination architectural register as respective portions of the output multi-bit data item, the set of portions being defined by predicate data; register allocation circuitry to associate physical registers of the set of physical registers with the destination architectural register and the one or more source architectural registers and, when the detector circuitry detects that a processing instruction defines a predicated merge operation, the register allocation circuitry is configured to associate a further physical register with that processing instruction to store a copy of the prevailing contents of the destination architectural register; predicate generation circuitry to generate the predicate data for use in the execution of a given processing instruction defining a predicated merge operation; and predicate detector circuitry to control association of the further physical register with the given processing instruction in response to a state of the predicate data generated by the predicate generation circuitry. Circuiterie comprenant un ensemble de registres physiques ; une circuiterie de décodeur d'instructions pour décoder des instructions de traitement, chacune générant un élément de données à bits multiples de sortie dans un registre architectural de destination par application d'une opération de traitement à un ou à plusieurs éléments de données sources dans un ou plusieurs registres architecturaux sources respectifs, la circuiterie de décodeur étant configurée pour détecter si une instruction de traitement définit une opération de fusion prédite, étant une opération de traitement qui propage un ensemble de zéro ou plus de parties des contenus prédominants du registre architectural de destination en tant que parties respectives de l'élément de données à bits multiples de sortie, l'ensemble de parties étant défini par des données de prédicat ; une circuiterie d'attribution de registre pour associer d