METHODS AND SYSTEMS FOR SINGLE-EVENT UPSET FAULT INJECTION TESTING

Fault injection testing for field programmable gate array (FPGA) devices including: interfacing with a FPGA device under test (DUT); imaging a configuration RAM (CRAM) of the FPGA DUT with a first configuration image to define a first operational function of the FPGA DUT where the CRAM includes a pl...

Ausführliche Beschreibung

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Bibliographische Detailangaben
Hauptverfasser: FLEMING, Patrick, CLEBOWICZ, Brian, BYNES, James, LARA, Alfredo, KACHUCHE, Dale D, POLLACK, Neal, AMIN, Mustafa, LLORENS, Patrick, ROWE, William
Format: Patent
Sprache:eng ; fre
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Beschreibung
Zusammenfassung:Fault injection testing for field programmable gate array (FPGA) devices including: interfacing with a FPGA device under test (DUT); imaging a configuration RAM (CRAM) of the FPGA DUT with a first configuration image to define a first operational function of the FPGA DUT where the CRAM includes a plurality of CRAM bits, injecting a plurality of single event upsets into a portion of the plurality of the CRAM bits while the FPGA DUT is operating; concurrently monitoring operations of the FPGA DUT and a reference FPGA device; comparing outputs of the FPGA DUT with outputs of the reference FPGA device during concurrent operations, and if there is a mismatch between the outputs of the FPGA DUT and the reference FPGA, determining that error events have occurred within the FPGA DUT; and storing the error events and CRAM location data associated with corresponding single event upsets in an error log. Test d'injection de défaut destiné à des dispositifs de réseau de portes programmables in situ (FPGA) consistant : à s'interfacer à un dispositif testé (DUT) FPGA; à imager une RAM de configuration (CRAM) du DUT FPGA à l'aide d'une première image de configuration afin de définir une première fonction opérationnelle du DUT FPGA dans laquelle la CRAM comprend une pluralité de bits CRAM, à injecter une pluralité perturbations par une particule isolée dans une partie de la pluralité des bits CRAM pendant le fonctionnement du DUT FPGA; à surveiller simultanément des opérations du DUT FPGA et un dispositif FPGA de référence; à comparer les sorties du DUT FPGA à des sorties du dispositif FPGA de référence pendant des opérations simultanées, et s'il existe un défaut de correspondance entre les sorties du DUT FPGA et le FPGA de référence, à déterminer que des événements d'erreur se sont produits au sein du DUT FPGA; et à stocker les événements d'erreur et des données de localisation de CRAM associées à des perturbations par une particule unique correspondantes dans un journal d'erreur.