HARDWARE AND SOFTWARE COORDINATED COST-AWARE LOW POWER STATE SELECTION

A hardware and software coordinated processor power state policy (e.g., policy for C-state) that delivers optimal power state selection by taking in to account the performance and/or responsiveness needs of thread expected to be scheduled on the core entering idle, to achieve improved IPC and performance for cores running user critical tasks. The scheme provides the ability to deliver responsiveness gains for important and/or user-critical threads running on a system-on-chip. A power management controller coupled to the plurality of processing cores, wherein the power management controller receives a hint from an operating system indicative of a bias towards a power state or performance state for at least one of the processing cores of the plurality of processing cores based on a priority of a thread in context switch. L'invention concerne une politique d'état de puissance de processeur à coordination matériel/logiciel (par exemple, une politique pour l'état C) qui délivre une sélection d'état de puissance optimal en prenant en compte les besoins de performance et/ou de réactivité d'un fil dont on s'attend à ce qu'il soit planifié sur le cœur passant au repos, pour obtenir un IPC et une performance améliorés pour des cœurs exécutant des tâches critiques pour l'utilisateur. Le système offre la possibilité d'obtenir des gains de réactivité pour des fils importants et/ou critiques pour l'utilisateur s'exécutant sur un système sur puce. Un contrôleur de gestion de puissance est couplé à la pluralité de cœurs de traitement, le contrôleur de gestion de puissance recevant une indication provenant d'un système d'exploitation (OS) indiquant un biais vers un état de puissance ou un état de performance pour au moins un des cœurs de traitement de la pluralité de cœurs de traitement sur la base d'une priorité d'un fil en changement de contexte.