LATCH-BASED HASH ENGINE, AND APPARATUS AND METHOD TO REDUCE GLITCH POWER IN DATAPATH

Embodiments herein relate to a hardware accelerator with at least three latches. A first latch may be clocked by a first clock. A second latch may be clocked by a second clock, and an input of the second latch may be communicatively coupled with an output of the first latch. A third latch may be clocked by a third clock, and an input of the third latch may be communicatively coupled with an output of the second latch. The first, second, and third clocks may be non-overlapping, and the first, second, and third clocks may be based on a clock with a non-50% duty cycle. Other embodiments may be described and/or claimed. Les modes de réalisation de la présente invention concernent un accélérateur matériel doté d'au moins trois bascules. Une première bascule peut être cadencée par une première horloge. Une deuxième bascule peut être cadencée par une deuxième horloge, et une entrée de la deuxième bascule peut être couplée de manière à communiquer avec une sortie de la première bascule. Une troisième bascule peut être cadencée par une troisième horloge, et une entrée de la troisième bascule peut être couplée de manière à communiquer avec une sortie de la deuxième bascule. Les première, deuxième et troisième horloges peuvent être sans recouvrement, et les première, deuxième et troisième horloges peuvent être basées sur une horloge présentant un cycle de marche différent de 50%. D'autres modes de réalisation peuvent être décrits et/ou revendiqués.