OUTPUT VOLTAGE GLITCH REDUCTION IN TEST SYSTEMS

A clamp circuit comprises an output transistor and a replica transistor coupled as a current mirror pair, wherein the replica transistor is scaled in size to the output transistor by a size ratio; a first current source configured to set a current in the replica transistor, wherein the output current is set at a clamped output current value that is a sum of current of the first current source and a scaled value of the current of the first current source determined according to the size ratio; and a register circuit, wherein a register value stored in the register circuit sets the clamped output current value. L'invention concerne un circuit de calage comprend un transistor de sortie et un transistor de réplique couplés en tant que paire en miroir de courant, le transistor de réplique étant mis à l'échelle en taille par rapport au transistor de sortie selon un rapport de taille ; une première source de courant configurée pour régler un courant dans le transistor de réplique, le courant de sortie étant réglé sur une valeur de courant de sortie de calage constituant une somme d'un courant de la première source de courant et d'une valeur mise à l'échelle du courant de la première source de courant déterminée en fonction du rapport de taille ; et un circuit de registre, une valeur de registre stockée dans le circuit de registre définissant la valeur de courant de sortie de calage.