DAISY-CHAINED SYNCHRONOUS ETHERNET CLOCK RECOVERY

A PHY chip for a synchronous Ethernet system includes N network input/output (I/O) ports, a first external recovered clock input, a first recovered clock output, and a first clock multiplexer having a plurality of data inputs, a select input, and an output coupled to the first recovered clock output, at least one of the data inputs coupled to a first recovered clock from a respective one of the N network I/O ports, a first additional data input coupled to the first external recovered clock input. Selon l'invention, une puce PHY pour un système Ethernet synchrone comprend N ports d'entrée/sortie (E/S) réseau, une première entrée d'horloge récupérée externe, une première sortie d'horloge récupérée, et un premier multiplexeur d'horloge ayant une pluralité d'entrées de données, une entrée de sélection, et une sortie couplée à la première sortie d'horloge récupérée, au moins une des entrées de données étant couplée à une première horloge récupérée provenant d'un port respectif parmi les N ports d'E/S réseau, une première entrée de données supplémentaire étant couplée à la première entrée d'horloge récupérée externe.