METHODS AND DEVICES FOR MITIGATING PULLING IN A FRACTIONAL LOCAL OSCILLATOR SIGNAL GENERATION SCHEME

A radio-frequency integrated circuit (RFIC) configured to generate a synthesized clock includes a phase locked loop (PLL) configured to divide down a clock to a non-harmonic frequency; a plurality of multi-phase injection locked clock multipliers (ILCM) directly connected to a plurality of transceiver chains; wherein the PLL is further configured to distribute a divided down clock to at least one of the plurality of multi-phase ILCMs; wherein the plurality of multiphase ILCMs are configured to select a phase of and multiply the divided down clock to synthesize a desired harmonic frequency of the clock and suppress an undesired harmonic frequency of the clock. Circuit intégré radiofréquence (RFIC) configuré pour générer une horloge synthétisée comprenant une boucle à verrouillage de phase (PLL) configurée pour diviser une horloge en une fréquence non harmonique ; une pluralité de multiplicateurs d'horloge à verrouillage par injection (ILCM) à phases multiples directement connectée à une pluralité de chaînes d'émetteurs/récepteurs ; la PLL étant en outre configurée pour distribuer une horloge divisée à au moins l'un de la pluralité d'ILCM à phases multiples ; la pluralité d'ILCM à phases multiples étant configurée pour sélectionner une phase et multiplier l'horloge divisée pour synthétiser une fréquence harmonique souhaitée de l'horloge et supprimer une fréquence harmonique non souhaitée de l'horloge.