METAL-COVERED CHIP SCALE PACKAGES

In some examples, a wafer chip scale package (WCSP) (100) comprises a die (102); multiple electrically conductive terminals (104) coupled to a first surface of the die; and a metal covering (108) abutting five surfaces of the die besides the first surface, each of the five surfaces of the die lying...

Ausführliche Beschreibung

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Bibliographische Detailangaben
Hauptverfasser:	MATSUURA, Masamitsu, AOYA, Kengo, MASUMOTO, Mutsumi
Format:	Patent
Sprache:	eng ; fre
Schlagworte:	BASIC ELECTRIC ELEMENTS ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ELECTRICITY SEMICONDUCTOR DEVICES
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Beschreibung
Zusammenfassung:	In some examples, a wafer chip scale package (WCSP) (100) comprises a die (102); multiple electrically conductive terminals (104) coupled to a first surface of the die; and a metal covering (108) abutting five surfaces of the die besides the first surface, each of the five surfaces of the die lying in a different plane. Dans certains exemples, selon la présente invention, un boîtier à échelle de puce de tranche (WCSP) (100) comprend une puce (102); de multiples bornes électriquement conductrices (104) couplées à une première surface de la puce; et un revêtement métallique (108) venant en butée sur cinq surfaces de la puce en plus de la première surface, chacune des cinq surfaces de la puce se trouvant dans un plan différent.