MEMORY DEVICE, AND METHOD FOR DRIVING MEMORY

A memory device according to the present invention may comprise: a memory cell array in which memory cells of a latch structure are connected in matrix form to word lines and bit line pairs composed of bit lines and inverted bit lines; and a driving circuit which, during an ON period in which the word lines activate first memory cells connected to the corresponding word lines, continuously programs or reads n (n is a natural number of 2 or more) second memory cells among the first memory cells through n first bit line pairs. The ON period may include a first period for developing the first bit line pairs, and n second periods for sequentially programming or reading each of the second memory cells after the first period. During an OFF period in which the first memory cells are deactivated, the driving circuit may charge the bit lines and the inverted bit lines of the corresponding bit line pairs at a second voltage lower than the voltage of the power supplied to the memory cells. Un dispositif de mémoire selon la présente invention peut comprendre : un réseau de cellules de mémoire dans lequel des cellules de mémoire d'une structure de verrouillage sont connectées sous la forme de matrice à des lignes de mots et à des paires de lignes de bits composées de lignes de bits et de lignes de bits inversées ; et un circuit d'attaque qui, pendant une période de marche dans laquelle les lignes de mots activent des premières cellules de mémoire connectées aux lignes de mots correspondantes, programme ou lit en continu n (n est un nombre naturel de 2 ou plus) secondes cellules de mémoire parmi les premières cellules de mémoire à travers n premières paires de lignes de bits. La période de marche peut comprendre une première période pour développer les premières paires de lignes de bits, et n secondes périodes pour programmer ou lire séquentiellement chacune des secondes cellules de mémoire après la première période. Pendant une période d'arrêt dans laquelle les premières cellules de mémoire sont désactivées, le circuit d'attaque peut charger les lignes de bits et les lignes de bits inversées des paires de lignes de bits correspondantes à une seconde tension inférieure à la tension de la puissance fournie aux cellules de mémoire. 본 발명에 따른 메모리 장치는, 래치 구조의 메모리 셀들이 비트 라인과 반전 비트 라인으로 구성되는 비트 라인 쌍들과 워드 라인들에 매트릭스 형태로 연결된 메모리 셀 어레이; 및 워드 라인이 해당 워드 라인에 연결되는 제1 메모리 셀들을 활성화시키는 온 기간 동안, n개(n은 2 이상 자연수)의 제1 비트 라인 쌍들을 통해 제1 메모리 셀들 중에서 n개의 제2 메모리 셀들을 연속으로 프로그램 하거나 읽는 구동 회로를 포함하여 구성될