APPARATUS AND METHOD TO MAINTAIN STABLE CLOCKING

Both before and after a surprise clock stop, the apparatus and method of various embodiments supplies a stable and continuous clock to a memory module with a unique arrangement of circuit components, including a clock detector circuit, a clock-smoothing circuit, and one or more PLLs. Upon detection of a stopped host clock, a first PLL seamlessly switches to an alternate reference clock from an on-board crystal oscillator. A clock smoothing circuit allows the first PLL to maintain a steady phase and frequency without inducing glitches or period excursions greater than the natural jitter of the locked PLL; one or more optional downstream PLLs may drive additional clock domains. Aussi bien avant qu'après un arrêt surprise d'horloge, l'appareil et le procédé selon divers modes de réalisation fournissent une horloge stable et continue à un module de mémoire avec un agencement unique de composants de circuit, comprenant un circuit de détecteur d'horloge, un circuit de lissage d'horloge et une ou plusieurs PLL. Lors de la détection d'une horloge hôte arrêtée, une première PLL commute en continu vers une horloge de référence alternative à partir d'un oscillateur à quartz embarqué. Un circuit de lissage d'horloge permet que la première PLL conserve une phase et une fréquence stables sans induire des impulsions ou des excursions de période supérieures à la gigue naturelle de la PLL verrouillée; une ou plusieurs PLL aval optionnelles peuvent attaquer des domaines d'horloge supplémentaires.