TRAINING FOR CHIP SELECT SIGNAL READ OPERATIONS BY MEMORY DEVICES

A reference voltage value and a chip select (CS) signal timing delay provided to memory devices can be determined based on samples of the CS signal received by the memory devices. The CS signal can be provided to the memory devices with varying time delays and for various reference voltages. Various samples of the CS signal from the memory devices can indicate different times for rising and falling edges of the CS signal. A composite signal eye can be generated by the latest occurring rising edge and the earliest occurring falling edge of the CS signal. The reference voltage value and timing delay can be chosen based on the composite signal eye width that is the closest to a reference eye width. L'invention concerne une valeur de tension de référence et un retard de synchronisation de signal de sélection de puce (CS) fournis à des dispositifs de mémoire qui peuvent être déterminés sur la base d'échantillons du signal CS reçu par les dispositifs de mémoire. Le signal CS peut être fourni aux dispositifs de mémoire avec des retards variables et pour diverses tensions de référence. Divers échantillons du signal CS provenant des dispositifs de mémoire peuvent indiquer différents moments pour des fronts montants et descendants du signal CS. Un œil de signal composite peut être généré par le front montant se produisant le dernier et le front descendant se produisant le plus tôt du signal CS. La valeur de tension de référence et le retard de synchronisation peuvent être choisis sur la base de la largeur d'œil de signal composite qui est la plus proche d'une largeur d'œil de référence.