GENERATING INTEGRATED CIRCUIT FLOORPLANS USING NEURAL NETWORKS

Methods, systems, and apparatus, including computer programs encoded on computer storage media, for generating a computer chip floorplan. One of the methods includes obtaining netlist data for a computer chip; and generating a computer chip floorplan, comprising placing a respective node at each tim...

Ausführliche Beschreibung

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Bibliographische Detailangaben
Hauptverfasser: MIRHOSEINI, Azalia, TUNCER, Emre, YAZGAN, Mustafa Nazim, GOLDIE, Anna Darling, WANG, Ya, HO, Chian-min Richard, HANG, William, DEAN, Jeffrey Adgate, BABU, Anand
Format: Patent
Sprache:eng ; fre
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Beschreibung
Zusammenfassung:Methods, systems, and apparatus, including computer programs encoded on computer storage media, for generating a computer chip floorplan. One of the methods includes obtaining netlist data for a computer chip; and generating a computer chip floorplan, comprising placing a respective node at each time step in a sequence comprising a plurality of time steps, the placing comprising, for each time step: generating an input representation for the time step; processing the input representation using a node placement neural network having a plurality of network parameters, wherein the node placement neural network is configured to process the input representation in accordance with current values of the network parameters to generate a score distribution over a plurality of positions on the surface of the computer chip; and assigning the node to be placed at the time step to a position from the plurality of positions using the score distribution. La présente invention concerne des procédés, des systèmes et un appareil, y compris des programmes informatiques codés sur des supports d'enregistrement informatique, permettant de créer un plan de masse de puce informatique. L'un des procédés consiste à obtenir des données de liste d'interconnexions pour une puce informatique ; et à générer un plan de masse de puce informatique, consistant à placer un nœud respectif à chaque étape temporelle dans une séquence comprenant une pluralité d'étapes temporelles, le placement consistant, pour chaque étape de temps : à générer une représentation d'entrée pour l'étape temporelle ; à traiter la représentation d'entrée à l'aide d'un réseau neuronal de placement de nœud ayant une pluralité de paramètres de réseau, le réseau neuronal de placement de nœuds étant configuré pour traiter la représentation d'entrée conformément à des valeurs actuelles des paramètres de réseau pour générer une distribution de score sur une pluralité de positions sur la surface de la puce informatique ; et à attribuer le nœud à placer au niveau de l'étape temporelle à une position à partir de la pluralité de positions à l'aide de la distribution de score.