SEMICONDUCTOR PACKAGE

The technical idea of the present invention provides a semiconductor package comprising: a semiconductor chip; and a redistribution structure including an upper structure including a first molding layer for molding the semiconductor chip, a lower structure disposed below the upper structure and including a conductive post and a second molding layer for molding the conductive post, and a wiring pattern provided between the upper structure and the lower structure and electrically connecting a pad of the semiconductor chip and the conductive post, wherein the thermal expansion coefficient of the second molding layer is different from the thermal expansion coefficient of the first molding layer. L'idée technique de la présente invention concerne un boîtier de semi-conducteur comprenant : une puce semi-conductrice ; et une structure de redistribution comprenant une structure supérieure comprenant une première couche de moulage pour mouler la puce semi-conductrice, une structure inférieure disposée au-dessous de la structure supérieure et comprenant un montant conducteur et une seconde couche de moulage pour mouler le montant conducteur, et un motif de câblage disposé entre la structure supérieure et la structure inférieure et connectant électriquement un plot de puce semi-conductrice et le montant conducteur, le coefficient de dilatation thermique de la seconde couche de moulage étant différent du coefficient de dilatation thermique de la première couche de moulage. 본 발명의 기술적 사상은 반도체 칩 및 상기 반도체 칩을 몰딩하는 제1 몰딩층을 포함하는 상부 구조, 상기 상부 구조 상에 마련되고, 도전성 포스트 및 상기 도전성 포스트를 몰딩하는 제2 몰딩층을 포함하는 하부 구조, 및 상기 상부 구조와 하부 구조 사이에 마련되고, 상기 반도체 칩의 패드와 상기 도전성 포스트를 전기적으로 연결하는 배선 패턴을 포함하는 재배선 구조체를 포함하고, 상기 제2 몰딩층의 열 팽창 계수는 상기 제1 몰딩층의 열 팽창 계수와 상이한 것을 특징으로 하는 반도체 패키지를 제공한다.