OPTICALLY INTERFACED STACKED MEMORIES AND RELATED METHODS AND SYSTEMS

A memory device is described. The memory device comprises a plurality of stacked memory layers, wherein each of the plurality of stacked memory layers comprises a plurality of memory cells. The memory device further comprises an optical die bonded to the plurality of stacked memory layers and in electrical communication with the stacked memory layers through one or more interconnects. The optical die comprises an optical transceiver, and a memory controller configured to control read and/or write operations of the stacked memory layers. The optical die may be positioned at one end of the plurality of stacked memory layers. The one or more interconnects may comprise one or more through silicon vias (TSV). The plurality of memory cells may comprise a plurality of solid state memory cells. The memory devices described herein can enable all-to-all, point-to-multipoint and ring architectures for connecting logic units with memory devices. L'invention concerne un dispositif de mémoire. Le dispositif de mémoire comprend une pluralité de couches de mémoire empilées, chaque couche de la pluralité de couches de mémoire empilées comprenant une pluralité de cellules de mémoire. Le dispositif de mémoire comprend également une puce optique liée à la pluralité de couches de mémoire empilées et en communication électrique avec les couches de mémoire empilées au moyen d'une ou de plusieurs interconnexions. La puce optique comprend un émetteur-récepteur optique et un contrôleur de mémoire configuré pour commander les opérations de lecture et/ou d'écriture des couches de mémoire empilées. La puce optique peut être positionnée à une extrémité de la pluralité des couches de mémoire empilées. La ou les interconnexions peuvent comprendre un ou plusieurs trous d'interconnexion en silicium (TSV). La pluralité de cellules de mémoire peut comprendre une pluralité de cellules de mémoire à semi-conducteurs. Les dispositifs de mémoire de l'invention peuvent autoriser des architectures multipoint à multipoint, point à multipoint et en anneau permettant de connecter des unités logiques avec des dispositifs de mémoire.