INTERFACE FOR MEMORY HAVING A CACHE AND MULTIPLE INDEPENDENT ARRAYS

The present disclosure includes an interface for memory having a cache and multiple independent arrays. An embodiment includes a memory device having a cache and a plurality independent memory arrays, a controller, and an interface configured to communicate a plurality of commands from the controller to the memory device, wherein the interface includes a pin configured to activate upon a first one of the plurality of commands being received by the memory device and deactivate once all of the plurality of commands have been executed by the memory device. La présente invention comprend une interface pour mémoire ayant une mémoire cache et de multiples réseaux indépendants. Un mode de réalisation comprend un dispositif de mémoire ayant une mémoire cache et une pluralité de réseaux de mémoire indépendants, un dispositif de commande, et une interface configurée pour communiquer une pluralité de commandes du dispositif de commande au dispositif de mémoire, l'interface comprenant une broche configurée pour s'activer sur une première commande de la pluralité de commandes reçue par le dispositif de mémoire et pour se désactiver une fois que toutes les commandes de la pluralité de commandes ont été exécutées par le dispositif de mémoire.