METHOD AND DEVICE FOR PARALLEL PROCESSING OF PROGRAM INSTRUCTIONS AND TRACE INSTRUCTIONS

The invention relates to a method and device for synchronisation and parallel execution of trace instructions on a segmented RISC processor. The invention consists of a device of which the internal structure, based on a segmented processor, does away with the execution time overload introduced by the code instrumentation used to measure execution time in the worst case scenario. For this, the device uses a specific instruction code for the instrumentation, which is interpreted as enabling the tracing of the preceding instruction, and which makes it possible to identify unequivocally the time at which said instruction is executed. The proposed device executes each trace instruction in parallel, in a synchronised fashion, with the instruction to be traced that precedes same, and conditions said execution on completion of the execution of the instruction to be traced without it being affected by bubbles. Método y dispositivo de sincronización y ejecución paralela de instrucciones de traza sobre un procesador RISC segmentado. La invención consiste en un dispositivo cuya estructura interna, basada en un procesador segmentado,permite eliminar la sobrecarga de tiempo de ejecución que introduce la instrumentación de código empleada para medir el tiempo de ejecución en el peor caso. Para ello el dispositivo utiliza un código de instrucción específico para la instrumentación, que es interpretado como la habilitación de traza de la instrucción que le precede, y que permite identificar unívocamente el momento de ejecución de dicha instrucción. El dispositivo propuesto ejecuta en paralelo, y de forma sincronizada, cada instrucción de traza con la instrucción a trazar que le precede, y condiciona dicha ejecución a que se complete, sin que se vea afectada por burbujas, la ejecución de la instrucción a trazar. La présente invention porte sur un procédé et un dispositif de synchronisation et d'exécution parallèle d'instructions de trace sur un processeur RISC segmenté. L'invention est un dispositif dont la structure interne, basée sur un processeur segmenté permet d'éliminer la surcharge de temps d'exécution qui introduit l'instrumentation de code employée pour mesurer le temps d'exécution dans le pire des cas. Pour ce faire, le dispositif utilise un code d'instruction spécifique pour l'instrumentation qui est interprété comme l'habilitation de trace de l'instruction qui la précède et qui permet d'identifier de manière univoque le moment d'exécution de ladite instruction.