MULTI-PROCESSOR CORE DEVICE WITH MBIST

In an embedded device with a plurality of processor cores, each core has a static random access memory (SRAM), a memory built-in self-test (MBIST) controller associated with the SRAM, an MBIST access port coupled with the MBIST controller, an MBIST finite state machine (FSM) coupled with the MBIST access port via a first multiplexer, and a JTAG interface coupled with the MBIST access ports of each processor core via the multiplexer of each processor core. Selon l'invention, dans un dispositif incorporé comprenant une pluralité de cœurs de processeur, chaque cœur possède une mémoire vive statique (SRAM), un dispositif de commande d'autotest intégré pour mémoire (MBIST) associé à la SRAM, un port d'accès de MBIST couplé au dispositif de commande de MBIST, une machine à états finis (FSM) de MBIST couplée au port d'accès de MBIST par l'intermédiaire d'un premier multiplexeur, et une interface JTAG couplée au port d'accès de MBIST de chaque cœur de processeur par l'intermédiaire du multiplexeur de chaque cœur de processeur.