SYSTEM-ON-A-CHIP CLOCK PHASE MANAGEMENT USING FRACTIONAL-N PLLS

A clock distribution architecture is provided in which the output clock signals from a plurality of fractional-N PLLs have a known phase relationship because each fractional-N PLL is configured to commence a phase accumulation responsive to a corresponding edge of a reference clock signal. L'invention concerne une architecture de distribution d'horloge dans laquelle les signaux d'horloge de sortie provenant d'une pluralité de PLL à division fractionnaire par N ont une relation de phase connue parce que chaque PLL à division fractionnaire par N est configurée pour commencer une accumulation de phase en réponse à un bord correspondant d'un signal d'horloge de référence.