MEMORY GATE DRIVER TECHNOLOGY FOR FLASH MEMORY CELLS

A memory array including a first memory cell including a first memory gate coupled to receive a first signal. The memory array including a second memory cell including a first memory gate coupled to receive a second signal. The magnitude of the second signal is different than the magnitude of the first signal. The memory array including a third memory cell including a first memory gate coupled to receive a third signal. The magnitude of the third signal is different than the magnitude of the first signal and the magnitude of the second signal. The first signal, the second signal and the third signal are received concurrently. L'invention concerne un réseau de mémoire qui comprend une première cellule de mémoire comprenant une première grille de mémoire couplée afin de recevoir un premier signal. Le réseau de mémoire comprend une seconde cellule de mémoire comprenant une première grille de mémoire couplée afin de recevoir un second signal. L'amplitude du second signal est différente de l'amplitude du premier signal. Le réseau de mémoire comprend une troisième cellule de mémoire comprenant une première grille de mémoire couplée afin de recevoir un troisième signal. L'amplitude du troisième signal est différente de l'amplitude du premier signal et de l'amplitude du second signal. Le premier signal, le second signal et le troisième signal sont reçus simultanément.