DEEPLY SCALED METAL INTERCONNECTS WITH HIGH ASPECT RATIO

Embodiments of the present disclosure describe techniques and configurations associated with an integrated circuit (IC) structure including an interconnect layer. Semiconductor fins may be formed on an underlying layer. A first dielectric material may be formed on the sidewalls of the semiconductor fins, and a second dielectric material may be formed between the semiconductor fins and the portions of the first dielectric material. The semiconductor fins may be removed and replaced with a metal to form respective interconnects. The first dielectric material may serve as an etch stop layer for removal of the semiconductor fins. The second dielectric material may have a lower dielectric constant than the first dielectric material to reduce capacitance between the interconnects. Other embodiments may be described and/or claimed. Des modes de réalisation de la présente invention décrivent des techniques et des configurations associées à une structure de circuit intégré (CI) comprenant une couche d'interconnexion. Des ailettes semi-conductrices peuvent être formées sur une couche sous-jacente. Un premier matériau diélectrique peut être formé sur les parois latérales des ailettes semi-conductrices, et un second matériau diélectrique peut être formé entre les ailettes semi-conductrices et les parties du premier matériau diélectrique. Les ailettes semi-conductrices peuvent être retirées et remplacées par un métal pour former des interconnexions respectives. Le premier matériau diélectrique peut servir de couche d'arrêt de gravure pour le retrait des ailettes semi-conductrices. Le second matériau diélectrique peut avoir une constante diélectrique inférieure à celle du premier matériau diélectrique afin de réduire la capacité entre les interconnexions. D'autres modes de réalisation peuvent être décrits et/ou revendiqués.