ASYNCHRONOUS SUCCESSIVE-APPROXIMATION-REGISTER ANALOG-TO-DIGITAL CONVERTER (SAR ADC) IN SYNCHRONIZED SYSTEM

A correcting asynchronous Successive-Approximation Register (SAR) analog-to-digital converter (ADC) detects and corrects metastability errors. An analog signal is synchronously sampled by a system clock, but data bits are converted asynchronously. A valid detector compares true and complement outputs of a comparator that compares the sampled voltage to a DAC voltage generated from digital test value from the SAR. Once the true and complement outputs diverge past logic thresholds, the valid detector activates a VALID signal indicating that comparison is completed. The compare result is then latched in as a data bit and the SAR advances to the next test value. Once all bits have been converted, an End-of-Conversion (EOC) is signaled. If the EOC does not occur by the end of the system clock, a metastability error is detected. The current bit that never finished comparison is forced high and all other unconverted bits are forced low. La présente invention concerne un convertisseur analogique-numérique (CAN) à registre d'approximation successive asynchrone de correction détecte et corrige des erreurs de métastabilité. Un signal analogique est échantillonné de façon synchrone par une horloge système, mais les bits de données sont convertis de façon asynchrone. Un détecteur valide compare les sorties réelle et complémentaire d'un comparateur qui compare la tension échantillonnée à une tension de CNA générée à partir d'une valeur de test numérique provenant du SAR. Une fois que les sorties réelle et complémentaire divergent au-delà de seuils logiques, le détecteur valide active un signal VALIDE indiquant que la comparaison est terminée. Le résultat de comparaison est ensuite verrouillé en tant que bit de données et le SAR passe à la valeur de test suivante. Une fois que tous les bits ont été convertis, une fin de conversion (EOC) est signalée. Si l'EOC ne survient pas à la fin de l'horloge système, une erreur de métastabilité est détectée. Le bit actuel qui ne termine jamais la comparaison est forcé à une valeur haute et tous les autres bits non convertis sont forcés à une valeur basse.