APPARATUS AND METHOD FOR A SCALABLE TEST ENGINE

An apparatus and method are described for a scalable testing agent. For example, one embodiment of a scalable test engine comprises: an input interface to receive commands and/or data from a processor core or an external test system, the commands and/or data to specify one or more test operations to...

Ausführliche Beschreibung

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Bibliographische Detailangaben
Hauptverfasser: PAPPU, Lakshminarayana, DE GRUIJL, Robert, GOPAL, Selvakumar Raja R, ADLER, Robert P, BHATT, Suketu U, TANADI, Rius
Format: Patent
Sprache:eng ; fre
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Beschreibung
Zusammenfassung:An apparatus and method are described for a scalable testing agent. For example, one embodiment of a scalable test engine comprises: an input interface to receive commands and/or data from a processor core or an external test system, the commands and/or data to specify one or more test operations to be performed on one or more intellectual property (IP) blocks of a chip; a first circuit to establish communication with an IP block over an interconnect fabric, the first circuit to transmit the one or more test operations to the IP block responsive to the received commands and/or data, the IP block to process the test operations and generate results; and a second circuit to receive the results from the IP block over the interconnect fabric, the results to be provided from the second circuit to the processor core and/or the external test system for analysis. L'invention concerne un appareil et un procédé pour agent de test évolutif. Par exemple, un mode de réalisation d'un moteur de test évolutif comprend : une interface d'entrée pour recevoir des commandes et/ou des données en provenance d'un cœur de processeur ou d'un système de test externe, les commandes et/ou données étant destinées à spécifier une ou plusieurs opérations de test à effectuer sur un ou plusieurs blocs de propriété intellectuelle (PI) d'une puce; un premier circuit pour établir une communication avec un bloc de PI sur un tissu d'interconnexion, le premier circuit étant destiné à transmettre lesdites opérations de test au bloc de PI en réponse aux commandes et/ou aux données reçues, le bloc de PI étant destiné à traiter les opérations de test et à générer des résultats; et un second circuit pour recevoir les résultats en provenance du bloc de PI sur le tissu d'interconnexion, les résultats devant être fournis par le second circuit au cœur de processeur et/ou au système de test externe pour analyse.