MEMORY CIRCUIT WITH LEAKAGE COMPENSATION

In a memory array comprising a word line and a bit line, each of a plurality of memory cells of the memory array has a first terminal connected to the bit line and a current path between the first terminal and a respective second terminal. A first memory cell (400, 402) of the plurality of memory cells has the second terminal coupled to receive a first supply voltage (Vss) when selected by the word line. A second memory cell (404, 406) of the plurality of memory cells has the second terminal coupled to receive a voltage different from the first supply voltage (Vdd-Vtn) when the first memory cell (400, 402) is selected by the word line. Selon l'invention, dans une matrice de mémoire comprenant une ligne de mots et une ligne de bits, chacune d'une pluralité de cellules de mémoire de la matrice de mémoire a une première borne connectée à la ligne de bits et un trajet de courant entre la première borne et une seconde borne respective. Une première cellule de mémoire (400, 402) parmi la pluralité de cellules de mémoires a la seconde borne couplée pour recevoir une première tension d'alimentation (Vss) lorsqu'elle est sélectionnée par la ligne de mots. Une deuxième cellule de mémoire (404, 406) parmi la pluralité de cellules de mémoire a la seconde borne couplée pour recevoir une tension différente de la première tension d'alimentation (Vdd-Vtn) lorsque la première cellule de mémoire (400, 402) est sélectionnée par la ligne de mots.