TECHNIQUES FOR DATA RETENTION IN MEMORY CELLS DURING POWER INTERRUPTION

Volatile memory is described, comprising: one or more memory circuits. Each memory circuit comprising (i) a first CMOS inverter (22), having a first input (56) and a first output (52); (ii) a second CMOS inverter (24), cross-coupled to the first CMOS inverter (22), and having a second input (58) and a second output (54); (iii) a first PMOS transistor (64), having a first source, a first gate, and a first drain; (iv) a second PMOS transistor (66), having a second source electrically connected to the first source, a second gate, and a second drain; (v) a first connector (74), electrically connecting: the first output (52), the first drain, the second gate, and the second input (58); and (vi) a second connector (72), electrically connecting: the second output (54), the second drain, the first gate, and the first input (56). Other applications are also described. L'invention concerne une mémoire comprenant : un ou plusieurs circuits de mémoire. Chaque circuit de mémoire comprend : (i) un premier inverseur CMOS (22) comprenant une première entrée (56) et une première sortie (52) ; (ii) un second inverseur CMOS (24) couplé de façon transversale au premier inverseur CMOS (22) et comprenant une seconde entrée (58) et une seconde sortie (54) ; (iii) un premier transistor PMOS (64) comprenant une première source, une première grille et un premier drain ; (iv) un second transistor PMOS (66) comprenant une seconde source reliée électriquement à la première source, une seconde grille et un second drain ; (v) un premier connecteur (74) reliant électriquement : la première sortie (52), le premier drain, la seconde grille et la seconde entrée (58 ); et (vi) un second connecteur (72) reliant électriquement : la seconde sortie (54), le second drain, la première grille et la première entrée (56). D'autres applications sont également décrites.